解决下一代高密度互连 PCB 设计中的 EMI 测试挑战

    PCB 评估期间需要考虑许多因素。必须根据设计的复杂性来选择要使用的工具。随着系统复杂性的增加，控制物理布线和电气元件的需求也随之增加，为约束输入成为设计过程中的关键路径铺平了道路。

    然而，太多的设计约束会限制设计的灵活性。工程师必须了解他们的设计和设计规则，以便知道何时灵活运用。

    图 1：典型的集成系统设计从设计定义或原理图输入开始。
    典型的集成系统设计从设计定义或原理图输入开始。设计定义与约束编辑紧密集成，设计人员可以在其中定义物理和电气约束。电气约束将驱动模拟器进行布局前和布局后分析的网络验证。
    仔细观察设计定义，您会发现它还与 FPGA/PCB 集成相关，旨在提供双向集成、数据管理以及在 FPGA 和 PCB 之间执行并发设计的能力。
    在布局阶段，在设计定义期间输入的相同约束规则用于物理实现。这减少了纸张排版容易出错的可能性。引脚交换、栅极交换甚至 IO。银行交换必须更新回设计定义，以便设计同步。
    在评估过程中，设计者应该考虑哪个因素重要。以下是设计人员在评估现有工具的功能或采购新工具时必须考虑的趋势列表。
    1. 高密度互连（HDI）。半导体的复杂性和门总数的增加要求 IC 具有更多的引脚以及更细的引脚间距。目前，1mm间距BGA上有超过2,000个引脚，0.65mm间距器件上有296个引脚是很常见的。
    对更快上升时间的需求加上 SI 的需要需要越来越多的电源和接地引脚。因此，这推动了对多层中层的需求以及对带有微孔的 HDI 的需求。
    HDI 是为满足这些需求而开发的互连技术。微孔、更薄的电介质以及更小的走线和空间是 HDI 的主要特征。
    2.射频设计。RF 电路应直接设计到系统原理图和系统板布局中，而不是在单独的环境中进行后续转换。
    仍然需要射频仿真环境的所有仿真、调谐和优化功能，但仿真环境可以提供比实际设计更原始的数据。因此，消除了数据模型之间的差异和设计转换的问题。
    首先，设计人员可以在系统设计和射频仿真之间直接进行交叉探测。其次，如果设计人员有大型或复杂的射频设计，他们可以将电路仿真分布到多个计算平台上并行运行，从而缩短仿真时间。或者，他们可以将多模块设计中的每个电路发送到单独的模拟器。
    3.先进封装。现代产品的功能复杂性不断增加，需要相应增加无源器件，主要是低功耗高频应用的去耦电容器和终端电阻器。
    尽管多年来无源器件的 SMD 封装已大幅缩小，但在尝试实现密度时，答案仍然是相同的：将它们埋起来。印刷组件从 MCM 和混合器件过渡到当今的系统级封装和作为嵌入式无源器件的 PCB。
    一路走来，它们已经适应了当前的制造技术。例如，在层压结构中包含电阻材料层以及在 microBGA 封装正下方创建串联终端电阻器，可以改善电路性能。
    现在可以设计具有严格公差的嵌入式无源器件，以避免制造过程中的激光修整。无线组件在基板内的集成度也不断提高。
    4. 刚挠结合板。为了设计刚挠结合板，必须考虑影响制造工艺的所有因素。工程师不能简单地将刚柔结合 PCB 设计为另一个刚性 PCB。
    他们必须管理设计的弯曲区域，以确保设计元素不会因弯曲力而导致应力断裂或导体分层。还需要考虑机械因素，例如弯曲半径、电介质厚度和类型、箔重量、铜镀层、整体电路厚度、层数和弯曲数量。
    了解刚柔结合设计并确定产品是否允许您创建刚柔结合设计非常重要。
    5. 规划信号完整性。 近年来，关于Serdes 或串行互连的并行总线架构和差分对架构的新技术不断发展。
    显示了并行总线和 Serdes 设计的典型设计问题类型。并行总线的局限性在于系统时序变化，例如偏差和传播。由于总线宽度上存在偏差，针对时序约束进行设计已经很困难。提高时钟速度只会使问题恶化。
    同时，差分对架构在硬件级别使用具有交换点对点连接的串行通信。一般来说，它跨单向串行“通道”移动数据，这些通道可堆叠为 1、2、4、8、16 和 32 宽的配置。
    每个通道承载一个字的 1 个字节，因此总线可以处理 8 位到 256 位的数据宽度，并且通过使用错误检测技术来保持数据完整性。然而，由于高速率，出现了其他设计问题。高频时钟恢复给系统将时钟快速锁定到输入数据流的能力带来了很大的负担，并且它减少了整体周期到周期的抖动，从而提高了电路的抖动容限。
    电源噪声给设计人员带来了另一个问题。这种类型的噪声增加了出现大量抖动的可能性，使得眼图打开更加困难。其他挑战包括降低共模噪声以及解决 IC 封装、电路板、电缆和连接器造成的损耗影响问题。